-- バージョン取得パッケージの参考例 library IEEE; use IEEE.std_logic_1164.all; -- FPGAのトップファイルにこのパッケージを宣言する。 library work; use work.ver_get.all; entity top is generic ( -- シミュレーションを行う場合は、テストベンチから「SIM_MODE」を1にして呼び出す。 -- 合成の時はディフォルトの0が自動的に割り当たる。 SIM_MODE : integer := 0 ); port ( VER_OUT : out std_logic_vector(31 downto 0) ); end top; architecture top of top is -- この呼び出しで論理合成する毎にインクリメントされた値を返す。 constant VERSION : std_logic_vector(31 downto 0) := get_version( SIM_MODE, "ver.txt" ); begin VER_OUT <= VERSION; end top;