Xilinxツール

2010年02月08日

SystemVerilog対応はいつ?

XilinxのXSTがSystemVerilogに対応するのは一体いつなのだろうか?
今年4月リリース予定のISE12.1でサポートする見られていたのだが、どうやら見送られたらしい。
不景気で開発要員をリストラしたのか?
残念だ...もう期待しません。
(次世代のVHDLにでも期待するか)



投稿時刻(12:47)│コメント(0)

2009年12月10日

マルチコアでルータの高速化

ISE11系はほとんど使っていないので今まで知らなかったが、ISE11.4のリリース情報を調べていると[Enable Multi-Threading]と言うオプションがあった。
これはマルチコアCPUで分散処理をさせてルータを高速化するオプションで、個人的には、昔から待ちに待っていた機能だ。
という事で、早速試して見た。

テストはCore2Duo 3GHz/ISE11.4/WindowsXP 32Bit/Virtex5LX50T(80%程度の使用率)でオプションOFF時とON時でどのくらいルータ時間が短縮されるかを計測する方法で行った。

結果は、
オプションOFF:38分
オプションON:36分

...と残念ながらほとんど変わらなかった。

処理中にタスクマネージャからCPU使用率を見ていたがMAPの中の一部処理だけ分散処理している様でPARは分散処理されているようには見えなかった。
まぁXilinxが大々的にアピールしていない事で既に怪しいと思ったが、今後の改良を願いたい。



投稿時刻(20:43)│コメント(2)

ISE11.4

ISE11.4がリリースされています。
リリースノートを見る限り、そんなに変わってはいない様ですが、とりあえずアップデートして見ます。

ちなみに、ISE12は2010年4月頃だと聞いたことがあります。
これで、やっとSystemVerilogが使える?



投稿時刻(10:02)│コメント(0)

2009年04月08日

ISE11.1

ここ最近こんな話題ばかりだが、ISE11.1が4月末発表らしい。
ついにXSTがSystemVerilog対応か!と思われたが正式対応は見送られたようだ。
またも期待を裏切られてしまった...まっ対応しても習得できてないから使えないような物だけど、実際問題、論理合成出来ないと勉強する気にならないしねぇ〜

あと、ISE11移行はノードロックがかかるような話もある。
まぁ自分の所はちゃんと人数分買ってるから関係無いけど、コピーして使ってるユーザはそれが出来なくなるって事になるかも?



投稿時刻(22:14)│コメント(0)

2008年02月18日

ISE10.1

このアンサーによると、ISE10.1が2008年3月にリリース予定らしい。
まぁいつものようにSPなしだとバグだらけで使い物にならないと思うが、SVには期待している。
さぁ、予定通りに3月SVサポートのISE10がリリースされるか?



投稿時刻(09:48)│コメント(0)

2008年01月08日

XSTでSystemVerilogサポート

Xilinxのアンサー#15390に、こんな記述がある。

SystemVerilog is not yet supported by XST, but coverage of this new language standard is scheduled for initial support in 2008.

あぁリリースが待ち遠しい!
おっと、これに備えて勉強勉強!



投稿時刻(10:42)│コメント(0)

2007年09月20日

ISE9.2のインストール

急遽、ISE9.2を使う必要が出てきた。
インストールしたいのだがXPおよびVISTAが入った適当なPCが見つからない。
仕方が無いのでサポート外のWindows2000にインストールしてみた。

DVDを挿入し、インストーラでOSチェックが入っていないことを祈りながらセットアップを開始.....どうやらチェックしていないようだ。
次に、「ダウンロードケーブルのドライバ」これは気持ちが悪いのでインストールのチェックを外した。
コピーを開始し問題なく終了。
次に、サービスパック、IPアップデート、Chipscopeを入れて無事最新の状態に....と思いきや「エラーメッセージ」が!
何だこのメッセージ...Webアップデートでネットワークが切断されたと出ている。IEでは問題ないのでネットワークがおかしいとは思えない。
なぜだ...
色々調べたらHDDの残り容量が少ないようだ。空き容量を増やし再チャレンジしたら無事完了した。

それにしてもISE9.2フルインストールで7Gbyte近く消費している。
ん!「.backup」フォルダこれが約1.5Gbyteこれって消して良いのかな?フォルダの中を見てみると消しても良さそうなので全部削除!
それでも、約5.5Gbyte...

ちなみに最新の状態でISE9.1は約4.5Gbyte、ISE8.2は約3.8Gbyteなのでバージョンアップ毎に1Gbyteずつ増えている計算になる。
EDK8.2は約800Mbyte、EDK9.1は約900Mbyte...なんか、かわいく思えてくる。



投稿時刻(21:01)│コメント(4)

2007年09月10日

配置と配線の指定

XilinxのFPGAで配置と配線を指定し再インプリメントしてもそれを固定する方法を紹介する。

全体の流れは、
・配置配線を指定したい回路を適当にインプリする
・FPGAエディタで配置配線を編集する
・配置配線の指定を行うUCFファイルを出力する
このような感じになる。

画像を織り交ぜて解説すれば分かりやすいのだが、大変なのでテキストのみでご勘弁を。
それでは、詳細のオペレーションを紹介する。

その一(配置)
’枌崘枩指定したい回路を作成し使用するFPGAにインプリする。
■藤丕韮船┘妊タでそのデザインを開く。
ここで、UCF等で配置固定していなければ当然適当に配置されている。
で枌峪慊蠅靴燭ぃ丕稗里よびSLICEで適当に配置されてしまったSITEと配置指定先のSITEを選択してSWAPボタンを押す。
イ海譴韮咤稗圍鼎入れ替わるので、これを繰り返し目的の配置を完了する。

その二(配線)
仝従適当に配線されていて配線指定したいネットを選択しUNROUTEボタンを押す。これでラッツネットになる。
▲薀奪張優奪箸離疋薀ぅ个らレシーバまで配線したい順番に選択して行き最後に
ROUTEボタンを押す。これで選択した順番に配線される。
ここで注意点:
・スイッチボックスは選択しても配線出来ないので配線に使用するネットを直接選択して行く。
・レシーバが複数あっても順番に指定すればOK、配線指定しなくても良いレシーバは選択に含めず配線指定のネットを配線してからドライバ、レシーバを選択してAUTOROUTEボタンで配線する事もできる。
・配線リソースが表示されていなければ選択も出来ないのでツールバーのレイヤーで配線が表示されるようにしておく。
これで配線が出来るので、これを繰り返し目的の配線を完了する。

その三(制約生成)
.瓮縫紂爾Tools→Directed Routing Constraintsを選択してダイアログを出す。
▲瀬ぅ▲蹈阿離螢好箸ら配置配線指定を行いたいネットを選ぶ。
出力するUCF Fileを指定する。
Placement Constraint TypeでUse Absolute Location Constraintを選択する。
Applyを押す。
Δ海譴如配置配線を固定するUCFが生成されたので再インプリすればFPGAエディタで編集した回路が再現出来る。

これは単純な例だが、これの応用で色々出来ると思う。

2007/09/11 - Directed Routing制約には対応デバイスに制限がある。
使用不可:Virtex/VirtexE/Virtex2ProX/Spartan2/SpartanE/PLD
使用可能:Virtex2/Virtex2Pro/Virtex4/Virtex5/Spartan3



投稿時刻(21:43)│コメント(0)

2007年08月07日

Spartan−3A FPGA Starter Kit入手

毎年、ISEのライセンスは更新ではなくキャンペーンでの新規購入をしている。本来は更新すべきなんだろうけどキャンペーンの方が安いし、おまけにStarterKitも付属する。
Xilinxはツールで商売しているわけでは無いのだろうからある程度デバイスを購入したら更新はタダって事にするくらいはしてほしい。
この辺Alteraはどうなのだろうか?本気でXilinxに勝ちたいのならこれくらいは出来ると思うけど?
まぁおかげで去年のSpartan−3に続き今年はSpartan−3AのStarterKitを入手出来た訳なのだが。

さて何に使おうかなぁ〜
職場ではみんなFPGA開発をしているので、喜んでStarterKitを使う人なんていないし去年のSpartan−3は埃がかぶっている。
やっぱりお蔵入りが濃厚か?個人的には、とてもほしいけど。



投稿時刻(21:03)│コメント(0)

2007年08月03日

ISE9.2とWindows2000

あれれ...XilinxのWebによるとISE9.2のシステム要件にWindows2000が無い!!!その代わりにVistaが入っている。XilinxはWindows2000を切ってVistaの動作検証工数を確保したってことか?
たぶん法人では、まだVistaより2000ユーザの方が多いと思うけど...そういえばWindwos2000自体のサポートっていつまでだっけ?これの関係もあるのかなぁ〜何れにしても、迷惑な話だ!

まぁ、これをネタにOSと共に古いPCをアップグレートしてもらえればうれしいんだけど...



投稿時刻(12:22)│コメント(2)

2007年07月17日

Xilinxのe−ラーニング

XilinxのオンラインセミナではWebセミナが有名だが、これは紹介セミナ的で技術的には満足出来ない内容だと思う。そんな人には技術的な内容のe−ラーニング も用意されている。
登録までの途中で費用が発生するような画面が出てくるが¥0なので大丈夫らしい。
ただ大きな問題がある!
それは、ほとんどが英語なので英語が苦手な私には残念ながら理解できない。
今後の日本語セミナの拡充に期待したい。



投稿時刻(19:22)│コメント(0)

ISE9.2入手

今日、ISE9.2が届いた。Webを見ると評判は良いみたいなのでインストールしようと思ったが、現行のプロジェクトはまだFPGAのデザインに入っていないのでそれまで待つことにした。(その頃にはSP2が出て更に安定している事も期待して)
それにしてもWebには既にISE10の情報もあるようだしこんな頻繁にバージョンアップするなんてハードディスクがいくらあっても足りない...
私が使ってた古いPCにはFoundation1からISE5まで、新しいPCにはISE6からISE9まで入っている。「ISE10になったらキリが良いので新しいPCにしたいなぁ」なんて勝手に思っているが、会社に買ってもらうのは今のプロジェクトを完璧にこなすよりも難度が高い気がする。



投稿時刻(19:03)│コメント(0)

2007年07月16日

電源の選定

電源の選定をする時には消費電力の見積もりが必要になる。
経験から大体は予想できるのだが、それを確認する為にもツールを活用している。
今回は、あまり詳細な見積もりは必要ないのでISEに付属のXPowerは使用せずWebからExcelファイルをダウンロードして見積もりしてみた。
まずExcelファイルのダウンロードだが、最近のデバイスはスプレッドシートが用意されている、ただ少し前のデバイスはウェブ消費電力ツールを利用しないといけない。今回必要なのはV4とV5なのでダウンロードした。

早速実行してV4は約6W、V5は約7Wとの結果がでた。これは全体の消費電力なので熱対策を行うデータとして利用する。個別の電源はそれぞれV4とV5の共有や基板のレイアウト、配線、層構成、層数等を考慮して決定する。
この時、私が注意している事は、
・DC−DCコンバータは最大消費電力の約50%程度を上限として使用する。
・LDOは最大消費電流の約80%程度を上限とし熱が、自己発熱が50度を超えると分散や放熱する事を検討する。
・VccauxはなるべくLDOを使用する。
・MGT、PLL等のアナログ電源は必ずLDOを使用する。
・なるべく低い電圧の方から順番に立ち上げる。
等である。
他にもアプリケーションによっては様々な検討を行う必要があると思う。

電源の検討は多電源、低電圧の今はとても重要な項目で、電源が不安定だとクロックやChipScopeさえも信用できなくなってしまい、何もデバッグ出来ないまま改版なんて事もあり得る。



投稿時刻(11:37)│コメント(0)

2007年06月15日

USBダウンロードケーブル

AVNETでXilinxのUSBダウンロードケーブルをキャンペーン販売している!
DesignWaveMagazine7月号にあわせた事らしいが、限定300台で約2万円!?...前に見積もった通常価格とそんなに変わらないじゃん!!!
でも、個人にも販売してくれるのはありがたいなぁ



投稿時刻(11:40)│コメント(0)

2006年03月07日

テストベンチの雛型生成

ISE7.1でテストベンチの雛型を生成しようとしてエラーが発生したことがあった、原因は記憶によると独自に作ったライブラリが見つからないってことだった。その時は、自動生成の雛型は記述的に気に食わない所があるので最初から作ってそれで終わりにしていたが、最近CoreGenで作ったライブラリでもエラーが出てしまった。これは確実にツールのバグで独自ライブラリもこのバグでエラーになっているではと思い調べたところ、エラーの原因は雛型を作るときにISEシミュレータを呼び出していてそれがライブラリを見つけられないってことだった。ではなぜCoreGenで作ったライブラリでエラーになるのかと思ったが、やはりツールのバグでパッチが出ていた。またISE8.1のSP2で修正されるとの記述もあった。もしかしてISE8.1SP2では独自ライブラリでもOKなのではと思い試して見ると、エラーは出ずに生成できた。



投稿時刻(16:01)│コメント(0)

2006年03月02日

レコードタイプと合成後のシミュレーション

レコードタイプで少々困ったことが起こった。XSTは論理合成をかけるとレコードタイプを展開し信号名と要素名をアンダーバーでつなげた名前にする。これは以前からわかっていたのだが、これが原因でビヘイビアシミュレーションで使っているテストベンチが、合成後のシミュレーションでは名前が無くなってしまって使えない。シミュレーションするには、レコードタイプの名前変換の為だけに代入文を入れないといけない...う〜ん、めんどくさい。

投稿時刻(14:46)│コメント(0)

2006年03月01日

ISE8.1でCoreGenを含むシミュレーション

ISE8.1からCoreGenを含むシミュレーションが何かおかしい。
普通にVHDLで設計してシミュレーションしようとするとCoreGenの部分だけVerilogでシミュレーションしようとする(.fdoがその様に生成される)。
ISE8.1のプロジェクトを作る時にModelSimの設定をMixedにしたからいけないのかと思いVHDLに戻してもダメ、CoreGenの.xcoのVerilogSimをFalseにして生成し直してもダメ...。どうしようも無いのでdoファイルを作って「Use Custom Do File」に設定して全部VHDLにした。当然OKだったが、なんだかんだやってるうちにfdoファイルでVerilogはコンパイルされなくなった。でもVHDLのコンパイルもされていない。なにがどうなってるのかわからないので結局「Use Custom Do File」を設定して使用することにした。
新規プロジェクトを作るときからシミュレーションをVHDLにすればOKになるのかも知れないが試していない。 さらに、Built in FIFOのシミュレーションをするとALMOST_EMPTY_OFFSETの設定がおかしいとワーニングがでる。どうやら設定範囲外らしいが、これはCoreGenで自動生成したファイルなのでツールのバグらしい。幸いALMOST_EMPTYは使っていないのでワーニングが出ない値に書き換えて使うことにした。

2006/03/02 - ISEの「Sources」タブでCoreGenのXCO
を選択し「Coregen」→「View HDL Functional Model」を右クリックし「Properties」でVHDLを選択すると解決した。



投稿時刻(14:46)│コメント(0)

2006年02月28日

ISE8.1とCoreGen

ISEのプロジェクトから「new source」を選択し「Add to project」にチェックしてからCoreGenを立ち上げてコアを生成してもプロジェクトに追加されない事がある。この時は、コアを生成してから「add source」を選択し生成したコアの「.xco」ファイルを追加すれば良い。 また、CoreGenを単体で立ち上げてコアを生成した時も同様に出来る。
また「.xco」ファイルをテキストエディタで直接編集しコアを再生成する事も出来る。 例えば、Virtex4のBuilt in FIFOを使う場合、ISEのプロジェクトから生成するとシミュレーション時に、「Structuralモデル」を使用する事を推奨するメッセージが出る。これを指定するにはCoreGenのプロジェクトのオプションで変更できるが、「.xco」ファイルの中の以下の行を編集しても良い。

SET simulationfiles = Behavioral

SET simulationfiles = Structural



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