2007年06月22日

SVAワークショップ

メンター・グラフィックス社開催のSVAワークショップに行ってきた。
メンターさんはたまにこのような技術セミナーを開いてくれるので何回かお世話になっている。技術セミナと題しながら製品紹介ばかりを行うセミナが多い中、毎回技術的な話をわかりやすく解説してくれるのでとても好感が持てる。
今回はSVA(SystemVerilogAssertion)ということで将来のSystemVerilog反映?を見据えて参加した。

Assertion言語というとOVAやPSLを思い出すがSystemVerilogはOVAを元に言語仕様にAssertion機能を取り込んでいる。私はVHDL使いなのでPSLを試した事があるがSVAも基本はほとんど変わらないと感じた。
しかし現在PSLをほとんど使っていない、理由は「PSLを記述する時間がない」ただこれだけだ。Assertion系のセミナでは必ず「Assertionを埋め込む時間は検証時に取り戻せる」と説明があるが、頭ではわかっていても実際に埋め込むとなると面倒くさくなってしまう。これがAssertion導入のもっとも大きな壁だと感じている。この壁をなるべく低くしようと考えた結果、Assertion言語に数多く触れ記述時間を低減させる事とAssertionの成果を体感させる事だと思った。
ずいぶん昔の事だがシミュレータ導入時の状況によく似ているような気がする。シミュレータは当時ほとんど使用されていなかったが現在は無くては設計が出来ないほど重要なツールで検証期間として時間も確保されている。
このように近い将来Assertionも当たり前の事として導入されているかもしれない、そのためにAssertionを習得し社内に広めて行こうと思う。
忘れていたがもう一つ大きな事、それは「フォーマル検証」!!!フォーマル検証は今後の大きな流れと感じているのでこれにつながるAssertionはやはり習得するべき技術だと思う。



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