2006年03月01日

ISE8.1でCoreGenを含むシミュレーション

ISE8.1からCoreGenを含むシミュレーションが何かおかしい。
普通にVHDLで設計してシミュレーションしようとするとCoreGenの部分だけVerilogでシミュレーションしようとする(.fdoがその様に生成される)。
ISE8.1のプロジェクトを作る時にModelSimの設定をMixedにしたからいけないのかと思いVHDLに戻してもダメ、CoreGenの.xcoのVerilogSimをFalseにして生成し直してもダメ...。どうしようも無いのでdoファイルを作って「Use Custom Do File」に設定して全部VHDLにした。当然OKだったが、なんだかんだやってるうちにfdoファイルでVerilogはコンパイルされなくなった。でもVHDLのコンパイルもされていない。なにがどうなってるのかわからないので結局「Use Custom Do File」を設定して使用することにした。
新規プロジェクトを作るときからシミュレーションをVHDLにすればOKになるのかも知れないが試していない。 さらに、Built in FIFOのシミュレーションをするとALMOST_EMPTY_OFFSETの設定がおかしいとワーニングがでる。どうやら設定範囲外らしいが、これはCoreGenで自動生成したファイルなのでツールのバグらしい。幸いALMOST_EMPTYは使っていないのでワーニングが出ない値に書き換えて使うことにした。

2006/03/02 - ISEの「Sources」タブでCoreGenのXCO
を選択し「Coregen」→「View HDL Functional Model」を右クリックし「Properties」でVHDLを選択すると解決した。



投稿時刻(14:46)│コメント(0)Xilinxツール 

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