2006年01月27日

EDSFair2006

EDSFair2006に行ってきた。目的は展示会ではなく「SystemVerilogユーザフォーラム2006」と「SystemCユーザフォーラム2006」だった。今回は、有料(昼食がついて2000円)で会社に出してもらえそうに無いので自腹した。
肝心の内容だが、VHDL使いの自分が、近い将来のSystemVerilog反映を見据えてVerilogに変えても良いかなぁ〜と思わせるほど、ツール類の対応も整ってきた印象を受けた。対するSystemCは言語仕様が固まるまでもう少し待ち!と言った状態。しかし、将来的にはこちらが本命になる可能性がある。
昔、ソフトウェア開発に携わっていたのでC/C++は理解しているつもりだ、なのでSystemCが設計のスタンダードになっても対応は出来ると思う。この先どうなって行くのだろうか...

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