2010年02月08日
ＳｙｓｔｅｍＶｅｒｉｌｏｇ対応はいつ？
ＸｉｌｉｎｘのＸＳＴがＳｙｓｔｅｍＶｅｒｉｌｏｇに対応するのは一体いつなのだろうか？
今年４月リリース予定のＩＳＥ１２．１でサポートする見られていたのだが、どうやら見送られたらしい。
不景気で開発要員をリストラしたのか？
残念だ．．．もう期待しません。
（次世代のＶＨＤＬにでも期待するか）
2010年02月04日
Ｖｉｒｔｅｘ−６のトレーニングコース追加
Ｘｉｌｉｎｘで「Ｖｉｒｔｅｘ−６ ファミリデザイン」と題したトレーニングコースが追加されている。（Ｓｐａｒｔｅｎ−６も追加されている！）
無料キャンペーンでお得感を出しているが、Ｖｉｒｔｅｘ−５の無料キャンペーンが今でも続いているので今回もずっと無料なのだろう。
って事で、早速申し込んでみた．．．が何の応答も無い。
そのうちメールでも送られてくるのかな？
それと、申し込んでから気づいたけど、１日間って書いてあるのに日程は２日間あったりリンクをクリックしてもコースの詳細情報が無かったりと不備が多い。
本当に申し込まれたのか不安になってきたぞＸｉｌｉｎｘ！
2010/2/8 - 2/5昼頃に参加チケットメールが送られてきた！誰かトレーニングに参加する人います？
2009年12月10日
マルチコアでルータの高速化
ＩＳＥ１１系はほとんど使っていないので今まで知らなかったが、ＩＳＥ１１．４のリリース情報を調べていると[Enable Multi-Threading]と言うオプションがあった。
これはマルチコアＣＰＵで分散処理をさせてルータを高速化するオプションで、個人的には、昔から待ちに待っていた機能だ。
という事で、早速試して見た。
テストはCore2Duo 3GHz/ISE11.4/WindowsXP 32Bit/Virtex5LX50T(80%程度の使用率)でオプションOFF時とON時でどのくらいルータ時間が短縮されるかを計測する方法で行った。
結果は、
オプションOFF:３８分
オプションON:３６分
．．．と残念ながらほとんど変わらなかった。
処理中にタスクマネージャからＣＰＵ使用率を見ていたがMAPの中の一部処理だけ分散処理している様でPARは分散処理されているようには見えなかった。
まぁＸｉｌｉｎｘが大々的にアピールしていない事で既に怪しいと思ったが、今後の改良を願いたい。
2009年12月09日
ModelSimでビットマップのリードライト（完成）
以前、「ModelSimでビットマップのリードライト」で紹介したモジュールがやっと完成した。
これを使えば簡単にビットマップをテストベクタとして利用できるので画像処理なんかには便利だと思う。
また、ＦＬＩ等は使わずＶＨＤＬの記述だけで実現しているので修正も出来るし応用も出来る。
という事で、他の人にも使って貰えればと思うのでソースコードを公開します。
動作環境
ＯＳ：Windows系
シミュレータ：ModelSim（XEでも大丈夫だと思う）
使用方法
上記環境で、ModelSimにPathが通っていれば、解凍したファイルの「sim.bat」を実行すればサンプルが動きます。
このサンプルは、解凍したファイルの「read.bmp」を読み出しピクセルデータを反転して「write.bmp」に書き込むだけです。
後は適当にソースコードを見て下さい。
ドキュメントが少ないので申し訳ないが要望があれば整備します。
2009年04月08日
2009年04月07日
次期ハードコアプロセッサ？
マイコミジャーナルにXilinxのインタビューが掲載されていた。
この話の中で、Virtex6にPowerPCが搭載されないって事と何らかのCPUを検討している事が書かれているが、次期SpartanでARMがハードコアプロセッサで搭載されるって話を聞いたことがある。Tralla氏が「ノーコメント」としているのはコレの事だろうか？
2009年01月29日
Ｘｉｌｉｎｘ新デバイス
Ｖｉｒｔｅｘ−６とＳｐａｒｔａｎ−６が２月発表？
噂のＭＧＴ入りＳｐａｒｔａｎには期待！
ＰＣＩｅのＧｅｎ２はＶｉｒｔｅｘは当然としてＳｐａｒｔａｎはどうなのかな？
ＨＤ−ＳＤＩは出来るのかな？
ＤＤＲ３は？、ＩＯの最大転送レートは？、新機能ブロックは？．．．
期待がふくらむばかりだ！
それからＩＳＥも新しくなれば念願のＳｙｓｔｅｍＶｅｒｉｌｏｇ対応も！
2008年11月14日
2008年02月19日
Ｖｉｒｔｅｘ５ＦＸＴ
Ｖｉｒｔｅｘ５ＦＸＴが４月発表らしい。
ＰＰＣ４４０がハードマクロで入っているので、これの開発環境としてＥＤＫもリリースされるのかな？
Ｖｉｒｔｅｘ５はＶｉｒｔｅｘ４の教訓からＥＳで、ある程度評価してから発表するとの事なので実際に使える日も近そうだ。
2008年02月18日
2008年01月08日
ＸＳＴでＳｙｓｔｅｍＶｅｒｉｌｏｇサポート
Ｘｉｌｉｎｘのアンサー#15390に、こんな記述がある。
SystemVerilog is not yet supported by XST, but coverage of this new language standard is scheduled for initial support in 2008.
あぁリリースが待ち遠しい！
おっと、これに備えて勉強勉強！
2007年11月07日
ｘｆｙ Ｂｌｏｇ Ｅｄｉｔｏｒ
ｘｆｙ Ｂｌｏｇ Ｅｄｉｔｏｒは、Ｂｌｏｇをオフラインで書くことが出来る。
画像の添付なども簡単にできるらしいし、テンプレートを設定すればＢｌｏｇのイメージを確認しながら編集できる。
ソースコードなんかも今までのように表示されれば最高なのだが、どうだろう？
今回の投稿で初めて使うので、ちょっとおためし。
entity COUNT is
port
(
CLK : in std_logic;
COUNT : out std_logic_vector(7 downto 0) := (others => '0')
);
end COUNT;
おぉ、うまく表示されてる！
これは使えそうだ！
2007年10月10日
StarterKitsをＵＳＢダウンロードケーブルで使う
ＸｉｌｉｎｘからCoolRunner-II Starter Kitが半額の＄２４．９７になると言うメールが来た。
全然興味が無かったが、ふと「この基板からＪＴＡＧのピンをコネクタに出せばＵＳＢダウンロードケーブルになるのでは？」と思った。
ＵＳＢダウンロードケーブルは２５０００円位するのでもし使えるなら相当お買い得だと思う。
誰かこの件に関して情報を持っている方いますか？
後でＳｐａｒｔａｎ３Ｅスタータキットでは試してみる事にする。
2007/10/10 - 残念ながらCoolRunner-II Starter KitはＵＳＢダウンロードケーブルとしては使用できそうになかった。でも、SpartanのStarter Kit系はＵＳＢケーブルとして認識したので使えそうだ！
2007年10月09日
DFI準拠「DDR2 SDRAM PHYデザイン」
今日、Ｘｉｌｉｎｘから「高速メモリインターフェイスソリューションと設計手法」のウェブセミナの案内が来た。
早速受講しようと思いアクセスしてみたが一向に再生されない．．．？仕方がないので家で見ることにしてとりあえずＰＤＦをざっくり見てみた。
内容はいつものリアルセミナとほぼ変わらずと言ったところだ。
しかしこれを見て、ＴＥＤとＤＥＮＡＬＩがＤＦＩ準拠「ＤＤＲ２ＰＨＹデザイン」を発表してデータも入手していた事を思い出した。
これは、ＤＤＲ２ＰＨＹ部分をブラックボックス（ＤＦＩ仕様）にしてＡＳＩＣへの移植性を高めようとする物だ。
うちの会社でもたまにＦＰＧＡで評価してＧ／Ａ等を作ったりする事があるので、このような共通仕様があるととても助かる。
でも逆に移植が無くＦＰＧＡが最終デザインの場合は自分でＰＨＹ部分も作った方が良いと思う。それは、後で問題があった場合にブラックボックスよりは調べやすいし、ＰＨＹ部分は往々にしてビットエラーなどが起こりやすいからだ。
ＤＦＩのＰＨＹ回路をブラックボックスではなく理解できていれば別だが．．．
2007年10月05日
2007年10月02日
VHDL TIPS 「物理タイプの使い方」
物理タイプとは、時間や電圧、電流、距離などの物理的な物を表すために使用するデータタイプだ。
ＶＨＤＬには元々「ｔｉｍｅ」が物理タイプとして定義されており内容はスタンダードパッケージに書かれている。
この「ｔｉｍｅ」を代表とする物理タイプはｐｓやｎｓなどの単位を指定できるのが大きな特徴で、新しい単位を持ったデータタイプを作成する事も出来る。
以下の例は距離の物理タイプを新たに定義して、その距離を遅延時間に変換する関数も用意した。（遅延時間は１ｎｓ＝１５ｃｍで計算）
use modelsim_lib.util.all;
package distance_pkg is
-- 距離タイプ
type distance is range 0 to integer'high
units
munit;
um = 10 munit;
mm = 1000 um;
cm = 10 mm;
m = 100 cm;
km = 1000 m;
mil = 254 munit;
inch = 1000 mil;
ft = 12 inch;
yd = 3 ft;
fm = 6 ft;
mi = 5280 ft;
lg = 3 mi;
end units;
-- 距離から遅延時間を算出
function distance2time( trace_len : distance ) return time;
end distance_pkg;
package body distance_pkg is
-- 距離から遅延時間を算出
function distance2time( trace_len : distance ) return time is
variable resolution : real;
variable delay_time : time;
begin
-- シミュレーションレゾリューションの取得
resolution := get_resolution;
-- メートル−時間変換
--1ns=15cm(150000um)
--1000000fs=150000um
--1fs=0.15um(1.5munit)
delay_time := to_time( real( distance'pos(trace_len))
/(1.5 * resolution * 1000000000000000.0));
return delay_time;
end;
end distance_pkg;
このように最小単位からの係数を変えることで、ミリやインチなどを混在して記述出来る事も便利な点だ。
また、距離を遅延時間に変換する関数は、「ｔｉｍｅ」がシミュレーションのレゾリューションによって最小単位が変わる特殊な物理タイプのため、まずレゾリューションを取得してから変換している。
この距離パッケージを使うと、以前紹介したVHDL TIPS 「双方向バスの遅延モデル」の遅延値を入力する部分を、距離を入力する様に簡単に置き換えることが出来るので、ケーブルのモデリングなどに使用するとおもしろいと思う。
2007年09月29日
ＰＣ故障！
家で使っているＰＣのＯＳ（ＷｉｎＸＰ）が起動しなくなった。
Ｗｉｎｄｏｗｓの起動ロゴ直後にブルー画面で「Ｃ００００２１８」のエラーになる。
ネットでコレを調べたら、Ｗｉｎｄｏｗｓ最凶クラスのエラーらしい．．．
データだけでも復活させようと試せる事は山ほどやってみたがやっぱり無理だった。そして調べていくうちにエラーの原因はどうやらＨＤＤにある事が分かった。
悪いことにこのＨＤＤはオンボードのＲＡＩＤコントローラでＲＡＩＤ０（２台）を組んでいるのでＨＤＤだけ他のＰＣに持って行ってデータを抜く事も出来ない。
仕方なく、領域解放＆フォーマット、あぁ元の環境に戻すのにどれだけ時間がかかるのやら．．．
2007年09月28日
ChipScopeもどき？
今日、ＯＰＥＮＣＯＲＥＳに「ｏｐｅｎＶｅｒｉＦＬＡ」というロジアナ機能のＩＰが公開されているのを知った。
余り詳細を見てはいないが、想像ではＣｈｉｐＳｃｏｐｅの様な物では無いかと思う。
でも、ＣｈｉｐＳｃｏｐｅまでの機能があるとは思えないので、現状コレを試そうとは思わないがソースコード（残念ながらｖｅｒｉｌｏｇ）が公開されているのでＣｈｉｐＳｃｏｐｅでは出来ない事が出てきた場合、コレをベースに作り込む事は出来ると思う。
また、ＣｈｉｐＳｃｏｐｅを個人で購入する人は少ないと思うが、コレはＧＰＬなので、お金がかからなくてすむ。
ｏｐｅｎＶｅｒｉＦＬＡのさらなる進化に期待したい。
2007年09月26日
VHDL TIPS 「双方向バスの遅延モデル」
ＦＰＧＡとメモリモデルを接続する場合等に「双方向バスでネットの遅延を挿入したい」と思った事が何度かある。
安直に「after文」でお互いを代入しても'X'になった以降はずっと'X'のままでうまくいかない。
ではどうすれば双方向バスに遅延を挿入する事が出来るのだろうか？
簡単な様で、これが結構難しい。色々と考えた末に、双方向バスの遅延モデルを作成できたので紹介する。
まずは、モデルの動作を確認した回路。
双方向の遅延モデルだが、テストで入力は使用しないので出力のみを入れた。
このPORTAとPORTBに対してテストベンチから波形を入力する。
波形を入力するテストベンチはこれ。
use IEEE.std_logic_1164.all;
entity TEST is
end TEST;
architecture BEHAVIOR of TEST is
component LINEDELAY
generic
(
linedelay : time
);
port
(
PORTA : inout std_logic;
PORTB : inout std_logic
);
end component;
signal PORTA : std_logic;
signal PORTB : std_logic;
signal PORTA_S : std_logic;
signal PORTB_S : std_logic;
begin
C_LINEDELAY : LINEDELAY
generic map
(
linedelay => 10 ns
)
port map
(
PORTA => PORTA_S,
PORTB => PORTB_S
);
process begin
PORTA <= 'Z';
PORTB <= 'Z';
wait for 100 ns;
PORTA <= '1';
wait for 100 ns;
PORTA <= '0';
wait for 100 ns;
PORTA <= 'Z';
PORTB <= '1';
wait for 100 ns;
PORTB <= '0';
wait for 100 ns;
PORTB <= 'Z';
wait for 100 ns;
PORTA <= '1';
PORTB <= '0';
wait for 100 ns;
PORTA <= '0';
PORTB <= '1';
wait for 100 ns;
PORTA <= '1';
wait for 100 ns;
PORTA <= '0';
PORTB <= '0';
wait for 100 ns;
end process;
PORTA_S <= PORTA;
PORTB_S <= PORTB;
end BEHAVIOR;
そして動作結果の波形はこんな感じ。
PORTAから出力した値は、すぐにPORTA_Sに反映されるがPORTB_Sには遅延が入っている事が分かる。
逆にPORTBから出力した値は、すぐにPORTB_Sに反映されるがPORTA_Sには遅延が入っている。
また、同時にPORTA_SとPORTB_Sの値を変化させても遅延時間分のショートが'X'で再現されている。
次に肝心なモデルのソースがこれ。
use IEEE.std_logic_1164.all;
entity LINEDELAY is
generic
(
linedelay : time
);
port
(
PORTA : inout std_logic;
PORTB : inout std_logic
);
end LINEDELAY;
architecture BEHAVIOR of LINEDELAY is
signal PORTA_X : std_logic;
signal PORTB_X : std_logic;
begin
PROCESS
VARIABLE last_time : time;
VARIABLE transact : boolean;
BEGIN
WAIT ON PORTA'TRANSACTION, PORTB_X UNTIL (last_time /= NOW or PORTB_X'EVENT);
if ( PORTA'TRANSACTION'EVENT ) then
PORTA <= 'Z';
transact := TRUE;
last_time := NOW;
else
transact := FALSE;
end if;
WAIT FOR 0 ns;
if ( transact = TRUE ) then
PORTA_X <= transport PORTA after linedelay;
end if;
PORTA <= PORTB_X;
END PROCESS;
PROCESS
VARIABLE last_time : time;
VARIABLE transact : boolean;
BEGIN
WAIT ON PORTB'TRANSACTION, PORTA_X UNTIL (last_time /= NOW or PORTA_X'EVENT);
if ( PORTB'TRANSACTION'EVENT ) then
PORTB <= 'Z';
last_time := NOW;
transact := TRUE;
else
transact := FALSE;
end if;
WAIT FOR 0 ns;
if ( transact = TRUE ) then
PORTB_X <= transport PORTB after linedelay;
end if;
PORTB <= PORTA_X;
END PROCESS;
end BEHAVIOR;
PORTA_XとPORTB_Xに、それぞれの双方向ポートの値をコピーし、それを遅延させて反対側のポートに代入している。
この双方向ポートの値をコピーする時、一度モデル側のドライバを'Z'にして本当の相手側ポートの値を取得する必要がある。
また、変な「WAIT文」、これは双方向ポートのトランザクションは時間単位あたり１度しか動作させたく無いのに対し反対側の双方向ポートをコピーした値のイベントは何回でも動作させるための条件だ。
双方向ポートのトランザクションを時間単位あたり１度しか動作させたくない理由は、自分でトランザクションを発生させているためこの条件が無いとループに陥ってしまうからである。
ただ、双方向ポートの一番最初のトランザクションで動作させているため、トランザクションが発生したデルタ時間の後のデルタ時間に値が変化するような信号ではうまく動作しない。
尚、以前紹介したVHDL TIPS 「アナログスイッチのモデリング」もそうだが、この手の手法はこの制限がつきまとってしまう。
2007年09月21日
VHDL TIPS 「属性"DRIVING_VALUE"の使用法」
ＶＨＤＬでは出力ポートに割り当てた値を内部で参照する事は出来ない。
所が、ＶＨＤＬ９３でコレを可能にするアトリビュート「DRIVING_VALUE」が追加された。
以下に使用例を紹介する。
use IEEE.std_logic_1164.all;
use IEEE.std_logic_signed.all;
entity COUNT is
port
(
CLK : in std_logic;
COUNT : out std_logic_vector(7 downto 0) := (others => '0')
);
end COUNT;
architecture rtl of COUNT is
begin
process ( CLK ) begin
if ( CLK'event and CLK = '1' ) then
COUNT <= COUNT'DRIVING_VALUE + '1'; -- 内部参照
end if;
end process;
end rtl;
これは単純な８ビットのカウンタで、クロックを入力するとカウントアップするだけの回路だ。通常は内部にカウント信号を定義してその信号をカウントアップし、出力ポートに割り当てるような記述になると思うが「DRIVING_VALUE」を使用すると出力ポートの値を直接参照してカウントアップし、そのまま出力ポートに代入する事が出来る。
便利と言えば便利だが、自分は出力ポートに出ている信号は内部参照されていないことを前提にソースコードを追いかけるので、出来るだけ使用しないようにしている。
また、使用しない決定的な理由として、ＸＳＴではサポートしていないと言う事がある。
それでも、シミュレーションモデル等で出力ポートを直接チェックしたい時には便利に使えるかもしれない。
2007年09月20日
ＩＳＥ９．２のインストール
急遽、ＩＳＥ９．２を使う必要が出てきた。
インストールしたいのだがＸＰおよびＶＩＳＴＡが入った適当なＰＣが見つからない。
仕方が無いのでサポート外のＷｉｎｄｏｗｓ２０００にインストールしてみた。
ＤＶＤを挿入し、インストーラでOSチェックが入っていないことを祈りながらセットアップを開始．．．．．どうやらチェックしていないようだ。
次に、「ダウンロードケーブルのドライバ」これは気持ちが悪いのでインストールのチェックを外した。
コピーを開始し問題なく終了。
次に、サービスパック、ＩＰアップデート、Ｃｈｉｐｓｃｏｐｅを入れて無事最新の状態に．．．．と思いきや「エラーメッセージ」が！
何だこのメッセージ．．．Ｗｅｂアップデートでネットワークが切断されたと出ている。ＩＥでは問題ないのでネットワークがおかしいとは思えない。
なぜだ．．．
色々調べたらＨＤＤの残り容量が少ないようだ。空き容量を増やし再チャレンジしたら無事完了した。
それにしてもＩＳＥ９．２フルインストールで７Ｇｂｙｔｅ近く消費している。
ん！「．ｂａｃｋｕｐ」フォルダこれが約１．５Ｇｂｙｔｅこれって消して良いのかな？フォルダの中を見てみると消しても良さそうなので全部削除！
それでも、約５．５Ｇｂｙｔｅ．．．
ちなみに最新の状態でＩＳＥ９．１は約４．５Ｇｂｙｔｅ、ＩＳＥ８．２は約３．８Ｇｂｙｔｅなのでバージョンアップ毎に１Ｇｂｙｔｅずつ増えている計算になる。
ＥＤＫ８．２は約８００Ｍｂｙｔｅ、ＥＤＫ９．１は約９００Ｍｂｙｔｅ．．．なんか、かわいく思えてくる。
2007年09月18日
2007年09月11日
VHDL TIPS 「shared variableの使用法」
ＶＨＤＬ９３から「共有変数」が使用可能になりＶＨＤＬ２００２で使用方法が変更になった。
ＸＳＴはＶＨＤＬ９３をサポートしており限定的ではあるが、共有変数を使用できるみたいなのでＶＨＤＬ９３とＶＨＤＬ２００２両方の使い方を紹介する。
（ただし今回、紹介する例はＸＳＴで合成出来ない。合成するためには同じアーキテクチャ内から共有変数にアクセスする必要がある。）
まず、ＶＨＤＬ９３の例
shared variable SH_INT : integer;
end shared_pkg;
library IEEE;
use IEEE.std_logic_1164.all;
library work;
use work.shared_pkg.all;
entity a is
port
(
CLK : in std_logic;
DATA : out integer
);
end a;
architecture a of a is
component b
port
(
CLK : in std_logic
);
end component;
begin
u_b : b port map( CLK );
process ( CLK ) begin
if ( CLK'event and CLK = '1' ) then
DATA <= SH_INT;
end if;
end process;
end a;
library IEEE;
use IEEE.std_logic_1164.all;
library work;
use work.shared_pkg.all;
entity b is
port
(
CLK : in std_logic
);
end b;
architecture b of b is
begin
process ( CLK ) begin
if ( CLK'event and CLK = '1' ) then
SH_INT := SH_INT + 1;
end if;
end process;
end b;
この例では、２つのアーキテクチャからパッケージで宣言した共有変数にアクセスしている。
次に、ＶＨＤＬ２００２の例
type SH_TEST is protected
-- 書き込み関数
procedure write ( data : in integer );
-- 読み出し関数
impure function read return integer;
end protected SH_TEST;
-- 共有変数をプロテクトタイプで宣言
shared variable SH_INT : SH_TEST;
end shared_pkg;
package body shared_pkg is
type SH_TEST is protected body
-- 実データ
variable buf : integer := 0;
-- 書き込み関数
procedure write ( data : in integer ) is
begin
buf := data;
end;
-- 読み出し関数
impure function read return integer is
begin
return buf;
end;
end protected body SH_TEST;
end shared_pkg;
library IEEE;
use IEEE.std_logic_1164.all;
library work;
use work.shared_pkg.all;
entity a is
port
(
CLK : in std_logic;
DATA : out integer
);
end a;
architecture a of a is
component b
port
(
CLK : in std_logic
);
end component;
begin
process ( CLK ) begin
if ( CLK'event and CLK = '1' ) then
DATA <= SH_INT.read;
end if;
end process;
u_b : b port map( CLK );
end a;
library IEEE;
use IEEE.std_logic_1164.all;
library work;
use work.shared_pkg.all;
entity b is
port
(
CLK : in std_logic
);
end b;
architecture b of b is
begin
process ( CLK ) begin
if ( CLK'event and CLK = '1' ) then
SH_INT.write( SH_INT.read + 1 );
end if;
end process;
end b;
ＶＨＤＬ２００２では単純にアクセスするのでは無く、プロテクトタイプを宣言しデータにアクセスするための関数を定義してその関数を通してデータにアクセスする。
丁度、Ｃ＋＋のクラスでプライベートのデータにパブリックのメソッドからアクセスするようなイメージだ。
今回、共有変数の使用例を紹介したがＸＳＴでは同じアーキテクチャ内からでしかアクセス出来ない等の制限があり余り利用価値がない。
もし別のアーキテクチャからアクセス出来ればデバッグ時に信号を引き出す手段として有効利用できたと思う。私はコレがやりたかったのでとても残念に思う。
尚、今回の例は変数の使い方としては良くない例で、同じ時間に違うプロセスからリードライトしているのでシミュレータによってはタイミングが変わるかもしれない。あくまでも共有変数の動作を確認する目的で作成している。
2010/2/19:今更ながら少し修正、ＶＨＤＬ９３版の"DATA <= SH_INT;"でイベントが発生しないのでCLKイベントにしました。
2007年09月10日
配置と配線の指定
ＸｉｌｉｎｘのＦＰＧＡで配置と配線を指定し再インプリメントしてもそれを固定する方法を紹介する。
全体の流れは、
・配置配線を指定したい回路を適当にインプリする
・ＦＰＧＡエディタで配置配線を編集する
・配置配線の指定を行うＵＣＦファイルを出力する
このような感じになる。
画像を織り交ぜて解説すれば分かりやすいのだが、大変なのでテキストのみでご勘弁を。
それでは、詳細のオペレーションを紹介する。
その一（配置）
�’枌崘枩�指定したい回路を作成し使用するＦＰＧＡにインプリする。
�■藤丕韮船┘妊�タでそのデザインを開く。
��ここで、ＵＣＦ等で配置固定していなければ当然適当に配置されている。
�で枌峪慊蠅靴燭ぃ丕稗里�よびＳＬＩＣＥで適当に配置されてしまったＳＩＴＥと配置指定先のＳＩＴＥを選択してＳＷＡＰボタンを押す。
�イ海譴韮咤稗圍鼎�入れ替わるので、これを繰り返し目的の配置を完了する。
その二（配線）
�仝従�適当に配線されていて配線指定したいネットを選択しＵＮＲＯＵＴＥボタンを押す。これでラッツネットになる。
�▲薀奪張優奪箸離疋薀ぅ个�らレシーバまで配線したい順番に選択して行き最後に
ＲＯＵＴＥボタンを押す。これで選択した順番に配線される。
ここで注意点：
・スイッチボックスは選択しても配線出来ないので配線に使用するネットを直接選択して行く。
・レシーバが複数あっても順番に指定すればＯＫ、配線指定しなくても良いレシーバは選択に含めず配線指定のネットを配線してからドライバ、レシーバを選択してＡＵＴＯＲＯＵＴＥボタンで配線する事もできる。
・配線リソースが表示されていなければ選択も出来ないのでツールバーのレイヤーで配線が表示されるようにしておく。
��これで配線が出来るので、これを繰り返し目的の配線を完了する。
その三（制約生成）
�．瓮縫紂爾�Tools→Directed Routing Constraintsを選択してダイアログを出す。
�▲瀬ぅ▲蹈阿離螢好箸�ら配置配線指定を行いたいネットを選ぶ。
��出力するUCF Fileを指定する。
��Placement Constraint TypeでUse Absolute Location Constraintを選択する。
��Applyを押す。
�Δ海譴如�配置配線を固定するＵＣＦが生成されたので再インプリすればＦＰＧＡエディタで編集した回路が再現出来る。
これは単純な例だが、これの応用で色々出来ると思う。
2007/09/11 - Directed Routing制約には対応デバイスに制限がある。
使用不可:Virtex/VirtexE/Virtex2ProX/Spartan2/SpartanE/PLD
使用可能:Virtex2/Virtex2Pro/Virtex4/Virtex5/Spartan3
2007年09月07日
秀丸エディタＶ７．００リリース
秀丸エディタのＶ７．００がリリースされた。
今回の注目は補完機能だが、今まで補完マクロを使っていたのでそれほど魅力を感じなかった。しかし、少し試してみるとやはりネイティブの方が使いやすい。
それでも、補完マクロの良いところもある。キーワードと雛形を登録すれば補完で一致した時、雛形を生成出来る。
例えば、「proc」と入力して補完すると「process () begin」「end process;」まで補完出来る。
なので、ネイティブ補完と補完マクロは両方同時に使って使い分けるのが良さそうだ。
またＶ６．００から入っていたがアウトラインと折りたたみ機能も有効に使えそうだ。
アウトラインや折りたたみ、補完辞書などをVHDL用に設定たら、こんな感じになる。
テキストエディタが便利になりすぎると、言語のキーワードスペルを覚えられなかったり、忘れたりしそうだ。私は未だに「architecture」は怪しい．．．
2007年09月04日
ＶＨＤＬでＦＰＧＡのバージョン管理
皆さんはＦＰＧＡのバージョン管理はどうしていますか？
「たまにエラー出るけどこれいつのバージョンか分からない！」
「バージョンレジスタを付けたけど更新するの忘れた！」
なんて事ありませんか？
私はよくあります．．．
そこで！論理合成するたびに自動的にインクリメントしてくれる信号を作ってみました。これは合成時に値が決定するので回路のリソースは消費しませんし、自動なので更新を忘れることもありません。
使い方は、ＦＰＧＡのトップから本パッケージの関数を呼び出すだけです。
以下に使用例を紹介します。
library IEEE;
use IEEE.std_logic_1164.all;
-- ＦＰＧＡのトップファイルにこのパッケージを宣言する。
library work;
use work.ver_get.all;
entity top is
generic
(
-- シミュレーションを行う場合は、
-- テストベンチから「SIM_MODE」を1にして呼び出す。
-- 合成の時はディフォルトの0が自動的に割り当たる。
SIM_MODE : integer := 0
);
port
(
VER_OUT : out std_logic_vector(31 downto 0)
);
end top;
architecture top of top is
-- この呼び出しで論理合成する毎にインクリメントされた値を返す。
constant VERSION : std_logic_vector(31 downto 0)
:= get_version( SIM_MODE, "ver.txt" );
begin
VER_OUT <= VERSION;
end top;
動作の仕組みは、論理合成時に指定されたバージョンファイルからバージョンデータを読み出しインクリメントしたバージョンデータを書き込むだけです。
詳しくはパッケージファイルにコメントを書いていますのでそれを見てください。
パッケージはココ、
参考ファイルはココ、
バージョンファイルの参考例はココ
からダウンロードできます。
「もっと良い方法しってるよ！」って人は是非教えてください。
熱対策の参考資料
いつも楽しみにしているCQ出版社「組み込みネット」の技術解説で熱対策が紹介されていた。
ここ数年ＦＰＧＡの熱対策に泣かされることが多かったが、同じ問題を抱えている人が多いようだ。
前にも書いたがＦＰＧＡの代理店などがファンメーカと組んで「熱対策ソリューション」ってな感じで売り出せば結構ニーズあると思うけど．．．ほしいの私だけ？
そうそう、忘れていたが数年前「まず貼る一番」という製品が沖電気から発売された。これは熱を遠赤外線に変換して放熱するらしい。
久しぶりに調べてみたら特性が良くなったらしい。試したことが無いので効果のほどはわからないがＷｅｂを読む限りある程度使えそうだ。
またジェルテックにも色々な熱対策製品が発売されている。
